Tez No	İndirme	Tez Künye	Durumu
421284		Reliability and computing techniques for nano switching arrays / Nano anahtarlamalı dizinler için güvenilirlik ve hesaplama teknikleri Yazar:ONUR TUNALI Danışman: YRD. DOÇ. DR. MUSTAFA ALTUN Yer Bilgisi: İstanbul Teknik Üniversitesi / Fen Bilimleri Enstitüsü / Nanobilim ve Nanomühendislik Ana Bilim Dalı Konu:Elektrik ve Elektronik Mühendisliği = Electrical and Electronics Engineering Dizin:	Onaylandı Yüksek Lisans İngilizce 2015 75 s.
Ticari ve uygulama yönü ele alındığında, yukarıdan aşağıya litografik entegre-devre üretimi limitine ulaşmaktadır. Moore Yasası'nın öngörüsü geçerliliğini sürdürse de yeni ortaya çıkan ve alternatif teknolojiler göz önünde bulundurulmalıdır. En güncel Yarıiletkenler için Uluslararası Teknoloji Yol Haritası raporlarında da belirtildiği gibi alternatif teknoloji arayışları devam etmektedir. Özellikle nano boyuta inildiğinde ortaya çıkan sızıntı, hatalı üretimin yüksekliği gibi transistor sorunları, CMOS teknolojisinin üstesinden gelmesi gereken zorlukların en önemlileridir. Bahsedilen konular bu alanlarda çalışan araştırmacıları hesaplama, hafıza gibi devre yapılarında kullanılmak üzere farklı yaklaşımlar ve mimariler tasarlamaya itmiştir. CMOS teknolojisi göz önünde bulundurulduğunda yeni ortaya çıkan teknolojiler fiziksel açıdan CMOS'a benzer ve benzer olmayan şeklinde iki kategoriye ayrılabilir. Fiziksel açıdan CMOS teknolojisine benzer yapılar, silikon nano-teller ve karbon nano-tüpler kullanarak devre elemanlarını üretir. Çalışmada odaklanılan ızgara tabanlı nano dizinler bu yaklaşımın bir örneğidir. Fiziksel açıdan CMOS teknolojisine benzer olmayan yapılar, kuantum hücresel otomat, spintronik, tek elektron transistörleri, moleküler elektronik, DNA ve biyolojik hesaplamadır. Yeni ortaya çıkan teknolojilerin üretim teknikleri, yukarıdan aşağıya veya aşağıdan yukarıya yaklaşımlar şeklinde iki ana kategori altında toplanabilir. Yukarıdan aşağıya teknikler klasik litografi üretiminin iyileştirilmesi şeklinde ilerlemektedir ve marjinal fayda gün geçtikçe azalmaktadır. Aşağıdan yukarıya teknikler ise devre elemanlarının tek başına üretilip daha sonra montajlanmasına dayanır. Bu yaklaşımın avantajı yüksek derecede düzenli yapılar oluşturmaya elverişli olmasına rağmen elde edilen elemanların geleneksel üretim paradigmasına göre yüksek düzeyde hatalı eleman içermesidir. Tezde odaklanılan teknoloji ızgara yapısına benzer nano anahtarlamalı dizinlerdir. Araştırmacıların gösterdiği gibi ızgara şeklinde üst üste yerleştirilmiş nano-tellerin kesişim (jonksiyon) noktaları yarı iletkenlik özelliklerine göre direnç, diyot veya FET benzeri yapılar ortaya çıkarmıştır. Bu özellikten yararlanan ızgara tabanlı nano anahtarlamalı dizinler, CMOS teknolojisinin eksikliklerinin üstesinden gelmeye veya eksiklerini tamamlayıcı bir enstrüman olma konusunda olası bir adaydır. Literatürdeki çalışmaların yoğunluğu bu iddiayı destekler niteliktedir. Nano dizinlerler hesaplama gerçekleştirmek için ortaya atılan farklı mimariler ayrıntılı bir şekilde incelenmiş, aralarında farklar ve benzerlikler yapıya özgü karakteristik özellikleri göz önünde bulundurularak açıklanmıştır. Teorik bir şekilde modellenmiş yapıların yanı sıra fiziksel olarak gerçeklenmiş işlemci ve sonlu durum makineleri de anlatılmıştır. Tezin gövdesini, bu ızgara yapıların lojik sentezinde ve hesaplamada kullanılması, lojik fonksiyonların girdilerinin dağılımlarının belirlenmesi ve yapıda oluşan hatalara rağmen lojik fonksiyonun verilen ızgara yapıyla gerçeklenmesi oluşturur. Ayrıca, üretim sürecinden sonra ortaya çıkan geçici hataların devre üzerindeki etkileri ve güvenilirlik analizi de göz önünde bulundurulmuştur. Nano üretim doğası gereği rasgele süreçler içerir ve üretilen yapılar hatalı elemanlar içermeye yatkındır. Tezin odak noktası üretimde oluşan hatalar sonucu çalışmayan anahtarların sürece nasıl dahil edileceğidir. Hem nano-tellerin üretilmesi hem de istenilen yapıların oluşturulması için gerekli teknoloji oldukça pahalı ve zaman alıcı olduğundan son ürünün hatalı olması sonucu ıskartaya çıkması söz konusu değildir. Bu yüzden hatalı ürünlerin dolaşıma yeniden sokulması gerekir. Üretim öncesi ve sonrası ortaya çıkan hatalar iki ana başlık altında incelenebilir: kalıcı ve geçici hatalar. Bu hata çeşitleri ayrıca üç alt başlığa ayrılır: açık-durumda takılı kalmış, kapalı-durumda takılı kalmış hatalar ve nano-tel kırılmaları. Nano-tel kırılmalarının devreye etkilerinin büyüklüğü yüzünden araştırmanın içeriğine dâhil edilmemiştir. Kalıcı hataların telafisi için sunulan algoritma lojik fonksiyonu ve hatalı nano-dizini incelemek için matris modelini kullanmaktadır. Algoritmanın amacı iki matris arasında bir eşleme bulmaktır. Algoritmanın yaralandığı buluşsal (\textit{Heuristic}) yaklaşımlar indeks sıralaması, geri-izleme ve tek tek eleman çarpımlı matris çarpımı teknikleridir. İndeks sıralaması, lojik ve nano-dizin matrisine eşlenmesi gereken elemanların sayılarına göre satır ve sütun değişimleri uygular. Geri-izleme önceden eşlenmiş bölümlerin takibini ve yeniden eşlemeye sokulmasını düzenler. Tek tek eleman çarpımlı matris çarpımı iki matris arasında eşleme olup olmadığını ortaya çıkarır. Kalıcı hataların telafisi için izlenen yol, lojik sentez yaparken hatalardan kaçınılması veya hataların kullanılması şeklindedir. Bu çalışmada hatalar lojik sentez işlemine dahil edilmiş bir başka ifadeyle kullanılmıştır. Deneysel sonuçlar için anahtar görevi gören kesişim noktalarına rasgele hata atamaları yapılmıştır. Daha sonra standart bençmark devrelerinin, hatalı dizinle gerçeklenmesi veya gereçeklenememesi incelenmiştir. Sunulan algoritma tüm olasılıkları göz önünde bulunduran kaba kuvvet algoritmasıyla karşılaştırıldığında \%99 doğruluk oranı elde edilmiştir. Ek olarak algoritmanın her bençmark fonksiyonu için ihtiyaç duyduğu çalışma süreleri de deneysel sonuçlar kısmında belirtilmiş ve diğer algoritmalarla karşılaştırmaları sunulmuştur. Üretim sonrası gerçekleştirilen lojik tasarım, hatalı yapıların yol açtığı bireysel düzenlemeden ötürü tasarım algoritmalarının koşma sürelerine verimlilik açısından yakından bağlıdır. Bu yüzden yüksek performansa sahip hızlı çalışma süreleri tasarım açısından göz ardı edilemeyecek önemdedir. Geçici hatalar lojik fonksiyonun nano dizinle gerçeklenip üretilmesinden sonra ortaya çıktığı için hataların etkileri incelenmiştir. Açık-durumda takılı kalmış ve kapalı-durumda takılı kalmış hataların devreye olan etkileri farklıdır. Açık-durumda takılı kalmış hatalar devrede bulunan girdiyi devre dışı bırakırken, kapalı-durumda takılı kalmış hatalar devreye yeni bir girdi eklemektedir. Çalışmada kullanılan lojik fonksiyonlar minimum formda yazıldığı için açık-durumda takılı kalmış hataların telafisi mümkün değildir. Herhangi bir girdinin devre dışı bırakılması minimum formda işlem yapıldığı için fonksiyondan alınan çıktıyı değiştirir. Kapalı-durumda takılı kalmış hataların bazıları fonksiyonun karakterine göre telafi edilebilir. Nano dizinle elde edilmiş lojik fonksiyona denk fonksiyonların bulunması, telafi edilebilir hataların yerini göstermektedir. Çalışmada sunulan metot verilen bir lojik fonksiyona denk fonksiyonların cebirsel işlemlerle bulunmasının içerir. Bu şekilde telafi edilebilen hatalar belirlenmiş ve güvenilirlik analizi yapılmıştır. Deneysel sonuçlar kısmında sunulan algoritmanın diğer algoritmalarla karşılaştırması verilmiş ve çalışma süreleri incelenmiştir. Ayrıca verilen lojik fonksiyonun gerçeklenmesi için verilen nano dizinin boyutunun algoritmanın çalışma süresine etkileri gösterilmiştir. Lojik fonksiyonun boyutundan daha büyük nano dizinlerle gerçeklemenin çalışma süresinin önemli seviyede etkilediği görülmüştür. Algoritmada sunulan sıralama yaklaşımının etkinliği yapılan benzetim sonuçlarıyla açıklanmıştır. Nano-dizin boyutunun algoritmanın çalışma süresi üzerindeki etkisi farklı boyutların göz önünde bulundurulmasıyla gösterilmiştir.
Lithographic top-down based production of integrated circuits are approaching the limits in a manner of both feasibility and commercial aspects. In spite of the fact that, Moore's Law keeps holding, emerging technologies need to be considered. Crossbar based nano switching arrays are shown to be a likely candidate to overcome shortcomings of current CMOS based paradigm or coexist as a complementary instrument. Abundant research papers in literature help to support this claim. Nano-arrays are produced with placing a group of nanowires aligned parallel to each other on another group of nanowires orthogonally. Crosspoints present between top and bottom nanowires act as a switching device. According to the preference, switches might show resistor, diode or FET like characteristics. Computing with nano-arrays are similar to the Programmable Logic Arrays (PLA). Every switch can be appointed to the corresponding logic element found in the boolean function which is realized with the crossbar in question. Nevertheless, the nature of nano-fabrication contains random elements and devices obtained from the process are prone to have faulty components. As a result, realization of target logic functions with nano-arrays differ from PLA due to the number of considerable faulty components. Since discarding faulty devices would not be practical and sustainable, fault tolerance and reliability of crossbar based nano switching arrays are extensively studied in this thesis. Most common faults occur in described switches can be categorized under two main titles which are permanent and transient. Also, two categories have subtitles such as stuck-open, stuck-closed and nanowire break-downs. Because of the immense effect of nanowire break-downs, they are excluded from the body of study. Permanent faults are taken into account by independently assigning stuck-open and stuck-closed defect probabilities into crosspoints. After obtaining defective array, following step is determining whether there is a valid mapping of a given logic function on defective array. In the presence of permanent faults, a heuristic algorithm using index sorting, backtracking and matrix multiplication techniques is proposed. The algorithm's effectiveness is demonstrated on standard benchmark circuits that shows 99\% accuracy in accordance with the results of an exhaustive search algorithm. Runtime and success rate of algorithm is presented with experimental results of simulation using standard industry benchmark circuits. In the presence of transient faults, tolerance analysis is performed by recursively constructing equivalent sets of implemented logic functions. It is demonstrated that transient faults causing OFF-to-ON state changes in crosspoints do not necessarily cause the array to produce an incorrect output; they can be discarded. Difference between the assumed and the actual fault tolerance performances, which is obtained with the proposed algebraic method, is presented with standard benchmark circuits for several fault rates.