Tez No |
İndirme |
Tez Künye |
Durumu |
416526
|
|
A low-power memory CMOS integrated circuit for image sensors / Görüntüleme sensörleri için düşük güç tüketen CMOS hafıza entegre devresi
Yazar:MİTHAT CEM BOREYDA ÜSTÜNDAĞ
Danışman: PROF. DR. TAYFUN AKIN
Yer Bilgisi: Orta Doğu Teknik Üniversitesi / Fen Bilimleri Enstitüsü / Elektrik-Elektronik Mühendisliği Ana Bilim Dalı
Konu:Elektrik ve Elektronik Mühendisliği = Electrical and Electronics Engineering
Dizin:
|
Onaylandı
Yüksek Lisans
İngilizce
2015
83 s.
|
|
Bu tezde görüntüleme uygulamalarında kullanılmak üzere 0.35 μm CMOS teknolojisinde
tasarlanmış düşük güç tüketimli bir SRAM aygıtı anlatılmaktadır. Bu aygıtın
öncelikli kullanımı bir sayısal görüntü işleme ASIC (uygulamaya özel tüm devre) içerisinde
olacaktır. VGA çözünürlüğü gibi (640x512) büyük format okuma devresinden
gelen veriyle beslenecek olup, bu verilerin tamamının kaydedilebilecek kadar hızlı bir
yapı olması beklenirken, güç tüketiminin de az olması gerekmektedir. Az güç tüketimi
devre için çok önemli bir gerekliliktir, nihai olarak, gömülü bir sistemde kullanılacak,
büyük ihtimalle de gücünü bataryadan alacaktır. Devre standart altı transistörlü bit
hücreleri, yazma tamponları, algı yükselticileri ve zamanlama üreteci alt devrelerini
içerir. Bütün içsel işaretler zamanlama üreteci tarafından iki işaret (etkinleştime ve
okuma/yazma) ve bir sistem saati işareti aracılığıyla üretmektedir. Algı yükselticileri,
akım algılayan türdendir. Bu özelliği yükselticinin kapladığı yerin ve güç tüketiminin
azalmasını sağglarken, hız performansını düşürmemektedir. Elde edilen minimum
güç tüketim verileri yazma için 1.28 mW, okuma için ise 0.58 mW'dır. Eğer devrenin
kapasite değerleri ölçeklendirilip hesaplanırsa en güncel 14 nm SRAM tasarımlarıyla
karşılaştırılabilir enerji sonuçları elde edilir. Düşük güç tüketimli SRAM üretilecekken
aynı zamanda kolayca yönetilebilecek bir ölçeklendirilebilirlik de hedeflenmiştir.
Bu hedef sonucunda 4Kbit ila 2Mbit arasındaki boyutlarda, yani 16x256 ila 8192x256
arasındaki büyüklüklerde öbekler ile SRAM devreleri inşa edilebilir. Bu ölçeklendirilebilir tasarım güç tüketimini düşürmek üzere atımlı eş zamanlı işlemler ve ek olarak
da yerel kelime yolu seçimi tekniğini kullanarak SRAM devresinin güç tüketimini
daha da düşürmektedir. Ek olarak yerel kelime yolu seçimi tekniği yardımıyla, çoklu
giriş-çıkış özelliğine sahip olan bir devre oluşturmak, yapıya çok ufak miktarda bir
ekleme yaparak mümkün olabilmektedir. Çoklu giriş-çıkış özelliği, görüntüleme uygulamalarının
performansını artırmak için çok önemli bir imkandır. Sonuç olarak,
bu tezde sunulan SRAM devresi mevcut durumunda, bir giriş ve çıkış portu barındıran
halinde, en yüksek frekansında VGA görüntüleme sensörlerinin uzaysal görüntü
işleme gerekliliklerini sağlamakla kalmaz, aynı zamanda güç tüketimi konusunda literatürdeki
en gelişmiş SRAM devreleriyle yarışabilir durumdadır.
|
|
This thesis presents a low power SRAM block implemented in a 0.35 μm CMOS
technology for imaging applications to be used inside a digital image processor ASIC
(Application Specific Integrated Circuit). The SRAM structure is designed to be fast
enough to store all the image data fed by a large format readout circuitry such as
VGA (640x512), while requiring low power consumption. The low power consumption
is a very critical requirement of such circuit, as the circuit will eventually be used
in an embedded platform, which is generally battery operated. The circuitry is implemented
with standard six transistor bitcells, write buffers, sense amplifiers, and a
timing generator, while each sub-unit is designed very carefully to reduce the overall
power consumption of the circuit. All interior signals are created by the timing generator,
by asserting two control signals (enable and read/write) and a system clock.
Sense amplifiers are selected to be current-type, which helps to improve both area
and power consumption without reduced speed performance. The minimum achieved
power consumption of the design is 1.28 mW for the read operation and 0.58 mW for
the write operation. These numbers are comparable with the state of the art SRAM
devices implemented in 14 nm CMOS node, if the capacitance values are scaled for
a realistic comparison. This low power SRAM design also aims to be scalable and
allows implementing from 4Kbit to 2Mbit storage areas, which correspond to array
sizes of 16x256 to 8192x256. This scalable design also utilizes the local word line
v
assertion technique in addition to pulsed synchronous operation to reduce the power
consumption of the SRAM further. The local word line assertion also enables multiport
operations with minimal additions to structure, increasing speed performance for
imaging applications. In summary, the SRAM presented in this thesis not only satisfies
the requirements spatial image processing of VGA image sensors at its maximum
frequency for current setup with one-port, but also competes with the state of the art
SRAMs in the literature in terms of power consumption. |