Tez No	İndirme	Tez Künye	Durumu
166911	Bu tezin, veri tabanı üzerinden yayınlanma izni bulunmamaktadır. Yayınlanma izni olmayan tezlerin basılı kopyalarına Üniversite kütüphaneniz aracılığıyla (TÜBESS üzerinden) erişebilirsiniz.	A dependable computing application / Yüksek güvenilirlikli bilgisayar donanımı uygulaması Yazar:UĞUR GÜNGÖR Danışman: PROF. DR. HASAN CENGİZ GÜRAN Yer Bilgisi: Orta Doğu Teknik Üniversitesi / Fen Bilimleri Enstitüsü / Elektrik ve Elektronik Mühendisliği Ana Bilim Dalı Konu:Elektrik ve Elektronik Mühendisliği = Electrical and Electronics Engineering Dizin:	Onaylandı Yüksek Lisans İngilizce 2005 148 s.
ÖZ YÜKSEK GUVENILIRLIKLI BİLGİSAYAR DONANIM UYGULAMASI Güngör, Uğur Yüksek Lisans, Elektrik-Elektronik Mühendisliği Bölümü Tez Yöneticisi : Prof. Dr. Hasan Cengiz Güran Nisan 2005, 129 sayfa Bu tez, yüksek güvenilirlikli bilgisayar uygulamalarından birisi olan hata toleransı uygulamasının üzerinde durmaktadır. Bu tezde Alan Programlanabilir Kapı Dizini (FPGA) içinde oluşan Tekli Hata Oluşumlarına (SEU) karşı uygulanan hata tolerans metodlarının avantajları ile ilgilenilmiştir. Bunun için, 2 tane hata tolerans metodu, kayan noktalı çarpıcı üzerine uygulanmıştır. En yaygın SEU azaltma metodu Üçlü Modüler Yedekleme'dir (TMR). Bu nedenle, TMR kullanan iki çeşit hata tolerans metodu test edilmiştir. Düzenekte 3 tane Baskı Devre Kartı (PCB) ve 1 tane kulanıcı arayüz yazılımı bulunmaktadır. Bilgisayar üzerinde çalışan kullanıcı arayüz yazılımı ile kullanıcı, oylama devreli yada oylama ve düzeltme devreli TMR kullanan systemin seçilen bir bölgesine hata veya hatalar enjekte edebilir. Hata veye hataları enjekte ettikten sonra, kullanıcı hata enjekte etme testinin sonuçlarım kullanıcı arayüz yazılımından izleyebilir. Düzenekteki PCB'lerden birisi Test Örüntüsü Yaratıcı'dır. Bu PCB, Hata Tolere Edebilir Sistemler ve kullanıcı arayüz yazılımı arasındaki konuşmadan sorumludur. Düzenekteki ikinci PCB, Hata Tolere Edebilir Sistemler' dir. Bu PCB, hata tolere edebilir metottan, kayan noktalı çarpıcı üzerine FPGA'de gerçekleştirmekle sorumludur. Bu metodlardan birincisi oylama devreli TMR (TMRV), ikincisi ise oylama ve düzeltme devreli TMR'dır (TMRVC). Düzenekteki son PCB Gösterge PCB'sidir. Bu PCB, test sonucunu ve çarpma işleminin sonucunu gösterir. viTest Örüntüsü Yaratıcı ve Hata Tolere Edebilir Sistemler üzerindeki fonksiyonlar, Çok Yüksek Hızlı Entegre Devre Tanımlama Dili (VHDL) kullanılarak programlanan Alan Programlanabilir Kapı Dizinleri içine gerçekleştirilmiştir. FPGA içerinde gerçekleştirilen metotların sonuçlan değerlendirilerek, uygulanan metotların performansları irdelenmiştir. vıı
ABSTRACT A DEPENDABLE COMPUTING APPLICATION Güngör, Uğur M.S., Department of Electric and Electronics Engineering Supervisor : Prof. Dr. Hasan Cengiz Güran April 2005, 129 pages This thesis focuses on fault tolerance which is kind of dependable computing implementation. It deals with the advantages of fault tolerance techniques on Single Event Upsets (SEU) occurred in a Field Programmable Gate Array (FPGA). Two fault tolerant methods are applied to floating point multiplier. Most common SEU mitigation method is Triple Modular Redundancy (TMR). So, two fault tolerance methods, which use TMR, are tested. There are three printed circuit boards (PCBs) and one user interface software in the setup. By user interface software running on a computer, user can inject fault or faults to the selected part of the system, which uses TMR with voting circuit or TMRVC TMR with voting and correction circuits on floating point multiplier. After inserting fault or faults, user can watch results of the fault injection test by user interface software. One of these printed circuit boards is called as a Test Pattern Generator. It is responsible for communication between the Fault Tolerant Systems and the user interface software running on a computer. Fault Tolerant Systems is second PCB in the setup. It is used to implement fault tolerant methods on fifteen bits floating point multiplier in the FPGA. First one of these methods is TMR with voter circuit (TMRV) and second one is TMR with voter and correction circuits (TMRVC). Last PCB in the setup is Display PCB. This PCB displays fault tolerant test result and floating point multiplication result. All ivthe functions on Test Pattern Generator and Fault Tolerant Systems are implemented through the use of a Field Programmable Gate Array (FPGA), which is programmed using the Very High Speed IC Description Language (VHDL). Implementation results of the used methods in FPGA are evaluated to observe the performance of applied methods for tolerating SEU.