Tez No	İndirme	Tez Künye	Durumu
270060		Fast and accurate statistical timing analysis of digital circuits for timing yield estimation based on transistor level simulations / Transistör düzeyi simülasyonlara dayanan zamanlama verimi tahmini için sayısal devrelerin hızlı ve doğru istatiksel zamanlama analizi Yazar:ALP ARSLAN BAYRAKÇİ Danışman: DOÇ. DR. ALPER DEMİR ; YRD. DOÇ. DR. SERDAR TAŞIRAN Yer Bilgisi: Koç Üniversitesi / Fen Bilimleri Enstitüsü / Bilgisayar Mühendisliği Ana Bilim Dalı Konu:Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve Kontrol = Computer Engineering and Computer Science and Control ; Elektrik ve Elektronik Mühendisliği = Electrical and Electronics Engineering Dizin:Monte Carlo Yöntemi = Monte Carlo Method ; Monte Carlo benzetimi = Monte Carlo simulation ; Sayısal devreler = Digital circuits ; Sayısal elektronik = Digital electronic ; Sayısal entegre devre = Digital integrated circuit ; Verim = Yield ; Zamanlama = Timing ; İstatistiksel analiz = Statistical analysis ; İstatistiksel benzetim = Statistical simulation ; İstatistiksel değişim = Statistical variations ; İstatistiksel modelleme = Statistical modelling	Onaylandı Doktora İngilizce 2010 123 s.
Tümleşik devre (yonga) teknolojisi, devrelerde kullanılan transistörlerin boyutu bakımından mikron altı rejime indikçe tümleşik devre üretim işlemi, yongaların hız performanslarında belirsizliğe sebep olan devre parametreleri değişkenliklerinden muzdarip hale gelmektedir. Üretim işlemindeki istatistiksel değişkenliklerin göz ardı edilemez seviyelere ulaşması bu değişkenlikleri hesaba katan istatistiksel zamanlama analizini zorunlu kılmıştır. Parametre değişkenliklerinin bir sonucu olarak aynı devreye ait olan üretilmiş her yonga farklı parametre değerlerine ve dolayısıyla farklı bir hız performansına sahiptir. Hız testinde başarılı olan yongalar satış için paketlenirken başarısız olanlar atılır. İstatiksel zamanlama analizinin ana amaçlarından birisi hız testlerini geçecek yongaların oranı olan zamanlama verimini tahmin etmektir. Sayısal devreler için önerilmiş olan istatiksel zamanlama analizlerinin neredeyse hepsi blok (mantık geçidi) düzeyinde çalışan metotlardır ve bunlara istatiksel statik zamanlama analizi ismi verilir, çünkü bu metotlar istatiksel olmayan statik zamanlama analizinin istatiksel duruma doğrudan genellemeleridir. Ancak blok düzeyi istatiksel zamanlama analizi birçok yaklaşım ve tahmin içermesi sebebiyle doğruluktan yoksundur. Bu tezde, transistör düzeyinde devre simülasyonlarına dayalı doğru istatistiksel zamanlama analizi boşluğunu doldurmaya çalışıyoruz. Bu amaçla, ilk olarak, bir devre içindeki değişkenlikleri modellemek ve istatistiksel olarak kritik olan yolları belirlemek için literatürdeki farklı teknikleri birleştiren yeni ve kapsamlı bir istatistiksel zamanlama analizi aracı öneriyoruz. Ama bizim esas orijinal katkımız, zamanlama verimini doğru ve hızlı bir şekilde tahmin eden bir metot elde etmek için önem örneklemesi yöntemini farklı bir şekilde transistör düzeyi Monte Carlo istatiksel zamanlama analizinin hızını arttırmak için kullanmaktır. Metodumuzu ISCAS'85 değerlendirme devrelerinde test ettik ve sonuçlar bizim önem örneklemesi tabanlı zamanlama verimi tahmin metodumuzun hızı ortalama 150 kat arttırdığını gösterdi.
As the Integrated Circuit (IC) technology scales down to deep sub-micron regime in terms of sizes of transistors used inside circuits, the IC manufacturing process suffers from circuit parameter variations, which cause uncertainties in the speed of the chips. The statistical variations of manufacturing process have increased to a non-negligible level, which necessitates statistical timing analysis considering the variations. As a result of the parameter variations, each manufactured chip of the same circuit has different parameter values and thus a different speed performance. The manufactured chips, which pass the speed tests, are packaged for marketing and others that fail the tests are discarded. One of the main aims of statistical timing analysis is to estimate timing yield, which is simply the fraction of chips that pass the speed tests. Almost all proposed statistical timing analysis methods for digital circuits are block (gate) level methods and they are called statistical static timing analysis (SSTA) methods, as they are direct generalizations of deterministic static timing analysis (DSTA) to the statistical case. However, block level statistical timing analysis lacks accuracy as it contains many approximations. In this thesis, we try to fill the gap for accurate statistical timing analysis based on transistor level circuit simulations. For this purpose, we first propose a new comprehensive statistical timing analysis tool that combines different techniques in the literature for modeling variations and extracting the statistically critical paths in a circuit. But our main novel contribution is timing yield estimation using importance sampling in a novel manner in order to speed up transistor level Monte Carlo (TL-MC) statistical timing analysis for obtaining both an accurate and efficient timing yield estimation method. We test our method on ISCAS?85 circuits and the results show that our IS based yield estimation method improves the speed performance two orders of magnitude on the average.